利用嵌入式电容技术优化电源完整性

介绍

随着电子设备向小型化、高频运行和高集成度发展，电源完整性 (PI) 已成为高速 PCB 设计中的一项关键挑战。传统的去耦电容安装在电源板上。射频表面贴装电容（SMD）存在寄生电感，会显著降低其在高频下的滤波效率。嵌入式电容技术（ECT）将电容结构直接集成到印刷电路板（PCB）层内，可有效降低配电网络（PDN）的阻抗，并增强高频噪声抑制能力。本文从技术原理、设计方法和应用优势三个方面对埋入式电容技术进行了详细分析。

1. 技术原理：如何埋藏 电容器提高电源完整性

1.1 埋入式电容器的物理结构

多层印刷电路板（PCB）中，电源层和接地层之间由高介电常数（Dk）材料隔开，形成嵌入式电容器（图 1）。其电容计算公式如下：

​

在哪里er​是相对介电常数，$一个$是重叠区域，并且$d$是层间距。与SMD电容器相比，埋入式电容器将极板间距减小到10-20μm，显著提高了单位面积的电容密度。

1.2 频域阻抗优化

在电源分配网络（PDN）阻抗曲线（图 2）中，由于贴片电容的等效串联电感（ESL），传统设计通常会在 10MHz 至 1GHz 范围内出现阻抗尖峰。埋入式电容通过以下方式优化性能：

• 降低回路电感电源/接地层之间的直接集成消除了封装引线电感（通常

• 扩展高频滤波分布式电容可在宽带宽（高达 10GHz）内保持低阻抗；

• 抑制同步开关噪声（SSN）更短的电流回流路径可最大限度地降低 ΔI 噪声幅度。

2. 主要设计方法和实施策略

2.1 材料选择和参数优化

• 介电材料使用高介电常数（Dk≥10）、低损耗（Df≤0.005）复合材料（例如，环氧树脂-陶瓷混合物）；

• 层压工艺确保介质厚度均匀（变化

• 容量规划根据目标频率计算所需电容。例如，抑制 1GHz 噪声需要：

  

2.2 布局和堆叠设计

• 电源/地平面重叠：最大程度地增加相邻电力层和地层的重叠面积（建议大于 80%）；

• 通过优化：使用微孔缩短过孔长度，避免感应共振；

• 局部嵌入式电容在集成电路电源引脚下方嵌入高密度电容器（例如，20nF/cm²）。

2.3 共同设计策略

• SMD电容器协同作用埋入式电容器用于处理高频（>100MHz），而SMD电容器用于处理中低频，以实现全带宽阻抗控制；

• 信号完整性集成利用平面电容同时抑制串扰和地弹。

3. 实证数据和性能比较

3.1 阻抗性能比较（图 3）

演示了GPU芯片的PDN测试：

• 传统设计：500MHz 时阻抗峰值为 0.8Ω；

• 埋入式电容器设计：全带宽阻抗

3.2 空间和成本效率

• 布局空间节省：减少 30% 的 SMD 电容器，释放更多安装空间；

• 成本平衡：PCB制造成本增加10%-15%，但元件采购和组装费用降低，可以抵消这一增加。

4. 挑战与解决方案

4.1 热应力管理

• 问题高介电常数材料中 CTE 不匹配可能导致分层；

• 解决方案：使用 CTE 调整的介电材料（例如，改性环氧树脂），并在高温区加入应力消除过孔。

4.2 制造过程控制

• 层对齐精度：要求偏差小于25μm，通过激光对准系统实现；

• 介电质量控制实施在线介电常数监测（例如微波谐振）以确保参数一致性。