降低超高速PCB设计（112Gbps+）中的符号间干扰（ISI）

I. ISI 机制及定量分析我知道了汇报

1. 亏损主导型公式
   $我S{我}_{pp}=K\cdot {和}^{-\mathrm{一个}L}\cdot \sqrt{\frac{B}{f_0}}$

   • $\mathrm{一个}$单位长度损耗（dB/英寸）

   • $L$：轨迹长度

   • $B$波特率（PAM4 @112Gbps 时为 56GBaud）

2. 关键影响因素

   因素	ISI贡献	控制目标
   介电损耗（Df）	45%	Df≤0.001 @10GHz
   皮肤效果粗糙度	30%	Ra≤0.3μm（HVLP Cu）
   阻抗不连续性	15%	ΔZ≤±3Ω
   反射噪声	10%	回波损耗

二、材料和叠层优化

1. 基质选择

   材料	Df@10GHz	数据速率	成本因素
   威震天7	0.001	≤112Gbps	1.8倍
   罗杰斯·卡帕 438	0.002	56-112Gbps	1.3倍
   标准 FR4	0.025	≤28Gbps	1.0x

2. 堆叠示例（12层）

   L1：信号层（短走线）↓ 预浸料：2mil 超损耗（Df=0.001） L2：实心接地层 ← 关键！↓ 芯材：3mil Megtron 7 L3：信号层（112G 差分对）↓ 预浸料：2.5mil L4：电源层（带电容阵列的分割区域） 

   规则：

   • 高速层地距离≤4mil

   • 相邻层上的正交布线（角度≥75°）

三、关键路由技术

1. 阻抗与损耗控制

   • 差速器对规格：

     宽度/间距（密耳）	阻抗（Ω）	损耗（dB/英寸@28GHz）
     5/5	85±2	0.65
     4/6	100±1	0.58

   • 反钻：
     

2. 长度和相位匹配

   • 对内时延：≤0.05mm（0.3ps @112Gbps）

   • 蛇形法则：

     • 间距≥3倍宽度

     • 弯曲半径≥5×宽度

3. 通过优化

   标准过孔 → UHS 过孔：8mil → 5mil 焊盘：18mil → 12mil 添加：背钻 +2mil，接地过孔阵列（间距=25mil） 

   效果：56GHz 时回波损耗提高了 15dB

IV. 信号完整性增强

1. 发射机均衡（FFE）

   • 优化的 3 针 FFE：
     $[C_{-1}，C_0，C_1]=[-0.15，1.0，-0.08]（40\mathrm{\%}\text{视力改善}）$
     

2. 接收机均衡（CTLE+DFE）

   类型	增益补偿	应用
   CTLE	3-8dB @ 奈奎斯特	中档背板
   DFE	移除后光标	长度超过20英寸的导线

3. 预强调/弱强调

   • 弱化公式：
     ${\mathrm{一个}}_{d和}=20\mathrm{日志}（\frac{1+b}{1-b}）（b=0.25\Rightarrow \approx 6\text{分贝}）$
     

五、核实与 SIM生成流程

目标：

• 总损耗：

• 眼图高度：>25mV @误码率=1E-12

• 抖动：

六、测试数据（112G PAM4 光纤） 模块）

验证：

1. VNA：Keysight N5225B (110GHz)

2. BERT：安立 MP1900A（PAM4 112Gbps）

3. TDR：泰克70GHz采样示波器